华为正式发布"韬(τ)定律"：以"时间缩微"替代"几何缩微"，2031 年瞄准 1.4nm 等效

在 IEEE 国际电路系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波发表《半导体新路径探索与实践》主旨演讲，正式提出"韬（τ）定律"——这是自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理。该定律不再以晶体管面积、而是以特征时间常数 τ 作为统一优化目标，覆盖从单个晶体管到数据中心工作负载、跨越十二个数量级的整个计算体系。论文中给出两个已量产的验证案例：移动 SoC 上，逻辑折叠技术在相同器件节点下实现晶体管密度 55% 阶跃式提升、能效增益 41%；AI 系统上，结合内存语义统一总线、近封装 Hi-ONE 光学 I/O、edge-to-surface 3D 折叠技术，预计到 2035 年硬件集成度增长超 100 倍。技术路线图显示：2026-2035 年晶体管密度将提升至接近甚至超过 400 MTr/mm²；麒麟芯片 CPU 频率可推至 4GHz；昇腾 990（约 2030 年）将首次把逻辑折叠引入 AI 加速器。这一思路绕开了 EUV 光刻机的"路径依赖"，被解读为中国半导体面对美国制裁的体系级回应。